BUAA-CO-P1

`P1_Verilog-HDL`部件及状态机设计

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`Verilog-HDL`语法

状态编码定义的两种方式：parameter 和 `define 语句

//parameter语句
parameter State1 = 4'b0001, //注意逗号和等号
          State2 = 4'b0010,
          State3 = 4'b0100,
          State4 = 4'b1000; //分号结束

case (State)
     State1 : begin    end
     State2 : begin    end
 
//`define语句
`define State1 4'b0000 // 不要加分号和等号
`define State2 4'b0010
`define State3 4'b0100
`define State4 4'b1000

case (State)
    `State1 : begin    end
    `State2 : begin    end
endcase

同步复位的实现：

always@(posedge clk) begin
    if (reset == 0) begin    end
    else begin /*复位*/    end
end

异步复位的实现：

always@(reset) begin
    if (reset) begin /*复位*/    end
end
always@(posedge clk) begin
    if (reset == 0) begin    end
end

状态机编码风格

一段式状态机：

一段式状态机将整个状态机编写在一个 always 模块里，该模块采用同步时序逻辑，全部使用非阻塞赋值。该模块既描述状态转移，又描述状态的输入和输出。

两段式状态机：

两段式状态机使用两个 always 模块，第一个 always 模块采用同步时序逻辑描述状态转移；第二个 always 模块使用组合逻辑判断状态转移的条件，描述状态转移的规律。

module fsm_1010 (
    input clk,
    input in,
    output reg out
);

reg [2:0] state = 0;
reg [2:0] next_state;

// 描述状态转移的时序逻辑
always @(posedge clk) begin
    state <= next_state; // 这里还可以视情况添加复位功能
end

// 判断状态转移条件以及产生输出组合逻辑
always @(state, in) begin
    case (state)
        0:
            begin
                next_state = ;
                out = ;
            end
        ... 
        default: begin	end
    endcase
end

end module

三段式状态机：

三段式状态机使用三个 always 模块，第一个 always 模块采用同步时序逻辑描述状态转移；第二个 always 模块采用组合逻辑判断状态转移条件，描述状态转移规律；第三个 always 模块采用组合逻辑或者时序逻辑述每个状态的输出。

module fsm_1010 (
    input clk,
    input in,
    output reg out
);

reg [2:0] state = 0;
reg [2:0] next_state;

// 描述状态转移的时序逻辑
always @(posedge clk) begin
    state <= next_state;
end

// 判断状态转移条件的组合逻辑
always @(state, in) begin
    case (state)
        0:
            begin
                next_state = ;
            end
        default: begin	end
    endcase
end

// 产生输出的组合逻辑
always @(state) begin
    out = ;
end

endmodule